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    • 专利摘要:
    本發明揭示一種具有一多層記憶體單元的一半導體記憶體裝置之讀取方法，包括步驟：讀取指出在該多層記憶體單元內程式編輯的資料之最高有效位元(MSB)是否已經被程式編輯之旗標資料；儲存被讀取的旗標資料；根據被讀取的旗標資料，讀取在該多層記憶體單元內程式編輯的資料之最低有效位元(LSB)；以及根據被儲存的旗標資料，讀取在該多層記憶體單元內程式編輯的資料之MSB。
    公开号:TW201321976A
    申请号:TW101136329
    申请日:2012-10-02
    公开日:2013-06-01
    发明作者:Wan-Seob Lee
    申请人:Sk Hynix Inc；
    IPC主号:G11C11-00
    专利说明:
    半導體記憶體裝置、其讀取方法以及具有該半導體記憶體裝置的資料儲存裝置
    本發明係關於半導體記憶體裝置，尤其係關於非揮發性記憶體裝置的讀取方法。
    一般而言，半導體記憶體裝置區分成揮發性記憶體裝置與非揮發性記憶體裝置。該揮發性記憶體裝置會在電力中斷或關機時遺失儲存的資料，而該非揮發性記憶體裝置則可在缺乏電源供應時仍舊保留儲存的資料。
    目前有許多種非揮發性記憶體裝置。該非揮發性記憶體裝置可分成快閃記憶體裝置、使用鐵電電容器的鐵電RAM(FRAM)、使用穿隧磁阻效應(tunneling magneto-resistive，TMR)層的磁性RAM(MRAM)、使用硫族化物合金的相變記憶體裝置等等。
    在該等非揮發性記憶體裝置之間，根據記憶體單元與位元線的組態，該快閃記憶體裝置一般分成NOR快閃記憶體裝置以及NAND快閃記憶體裝置。該NOR快閃記憶體裝置具備一種結構，其中二個或更多的記憶體單元電晶體並聯耦合至一位元線。因此，該NOR快閃記憶體裝置具備優異的隨機存取時間特性。另一方面，該NAND快閃記憶體裝置具備一種結構，其中二個或更多的記憶體單元電晶體串聯耦合至一位元線。這種結構稱為單元串，並且每一單元串都需要一位元線接點。因此，該NAND快閃記憶體裝置在整合程度方面具備優異特性。
    例如該NAND快閃記憶體裝置這類半導體記憶體裝置可包含一多層式單元(multi-level cell，MLC)，該多層式單元能夠儲存每一記憶體單元的兩個或更多的位元資料，以增加儲存容量。例如：儲存兩位元資料的MLC可儲存兩位元的最高有效位元(most significant bit，MSB)以及最低有效位元(least significant bit，LSB)。
    在該MLC的讀取操作中，可使用一旗標單元迅速執行該讀取操作。該旗標單元儲存該MSB是否在該MLC內執行的資訊。根據該旗標單元是否已經程式編輯，該NAND快閃記憶體裝置的讀取操作法可改變。例如：當判斷該旗標單元並未程式編輯時，則省略該MSB的讀取操作。另一方面，當判斷該旗標單元已經程式編輯時，則正常執行該MSB的讀取操作。
    為了快速執行該NAND快閃記憶體裝置的讀取操作，則執行該旗標單元之狀態的檢查操作。不過在某些情況下，可加入檢查該旗標單元之狀態的讀取操作。在此情況下，加入的讀取操作可能變成該NAND快閃記憶體裝置讀取效能退化的因素。
    本說明書中說明已經改善讀取操作的半導體記憶體裝置、其讀取方法以及具備該半導體記憶體裝置的資料儲存裝置。
    在本發明的一具體實施例內，具有多層記憶體單元的半導體記憶體裝置之讀取方法包括：讀取指出在該多層記憶體單元內程式編輯的資料之最高有效位元(MSB)是否已經被程式編輯之旗標資料；儲存被讀取的旗標資料；根據被讀取的旗標資料，讀取在該多層記憶體單元內程式編輯的資料之最低有效位元(LSB)；以及根據被儲存的旗標資料，讀取在該多層記憶體單元內程式編輯的資料之MSB。
    在本發明的一個具體實施例內，一半導體記憶體裝置包括：一記憶體單元陣列，其包含排在其中一字線與一位元線彼此交錯的區域上之一多層記憶體單元，，以及一旗標記憶體單元，其設置成儲存在該多層記憶體單元內程式編輯的資料之MSB是否已經程式編輯之資訊；一資料輸入/輸出電路，其設置成讀取在該多層記憶體單元與該旗標記憶體單元內程式編輯的資料，並且暫時儲存該讀取資料；以及一控制邏輯，其設置成藉由該資料輸入/輸出電路來控制用於該多層記憶體單元的讀取操作以及該旗標記憶體單元的讀取操作。該控制邏輯根據讀取在該多層記憶體單元內程式編輯的資料之LSB時讀取並儲存的旗標資料，讀取在該多層記憶體單元內程式編輯的資料之MSB。
    在本發明的一個具體實施例內，一資料儲存裝置包括：一半導體記憶體裝置；以及一控制器，其設置成控制該半導體記憶體裝置。該半導體記憶體裝置包括：一記憶體單元陣列，其包含排在其中一字線與一位元線彼此交錯的區域上之一多層記憶體單元，以及一旗標記憶體單元，其設置成儲存在該多層記憶體單元內程式編輯的資料之MSB是否已經程式編輯之資訊；一資料輸入/輸出電路，其設置成讀取在該多層記憶體單元與該旗標記憶體單元內程式編輯的資料，並且暫時儲存該讀取資料；以及一控制邏輯，其設置成藉由該資料輸入/輸出電路來控制用於該多層記憶體單元之讀取操作和該旗標記憶體單元之讀取操作，並且該控制邏輯根據讀取在該多層記憶體單元內程式編輯的資料之LSB時讀取並儲存的旗標資料，讀取在該多層記憶體單元內程式編輯的資料之MSB。
    底下將透過示範具體實施例來參考附圖，說明根據本發明的半導體記憶體裝置、其讀取方法以及具有該半導體記憶體裝置的資料儲存裝置。
    底下將參照附圖來詳細說明本發明的示範具體實施例。不過，本發明可以有不同形式的修改，並且不受限於此處公佈的具體實施例。而是提供這些具體實施例，如此所揭示範圍更完整，並且將本發明範疇完整傳達給精通此技術的人士。
    該等圖式並不需要依照比例尺，並且在某些實例中，比例會放大以便清晰例示具體實施例的特色。在本說明書中，已經使用特定申請項，這些申請項用來說明本發明，並不用於審定概念或限制本發明的範疇。
    在本說明書中，「及/或」代表一或多個組件排在「及/或」所含物體之前與之後。更進一步，「連接/耦合」代表一個組件與另一組件直接耦合，或透過其他組件間接耦合。在本說明書中，句子當中沒有特別提到時，單數型態可包含複數型態。更進一步，本說明書中所使用的「包括/包含」(include/comprise或including/comprising)代表存在或已加入一或多個組件、步驟、操作以及元件。
    第1圖為例示根據本發明具體實施例的一半導體記憶體裝置之方塊圖。請參閱第1圖，半導體記憶體裝置100包括一記憶體單元陣列110、一列解碼器120、一資料輸入/輸出電路130、一輸入/輸出緩衝電路140以及一控制邏輯150。
    記憶體單元陣列110包括複數個記憶體單元，排列在例如位元線BL0至位元線BLn與字線WL0至字線WLm的個別交叉區域上。儲存一位元資料的記憶體單元稱為單層式單元(single level cell，SLC)。每一SLC都用這種方式程式編輯，如此具有對應至一抹除狀態與一程式編輯狀態其中之一的臨界電壓。針對其他範例，儲存二或多個位元資料的記憶體單元稱為多層式單元(multi level cell，MLC)。每一MLC都用這種方式程式編輯，如此具有對應至一抹除狀態與複數個程式編輯狀態其中之一的臨界電壓。
    列解碼器120設置成選擇字線WL0至字線WLm，以回應列位址RADD。列解碼器120設置成將一電壓產生器(未例示)提供的許多字線電壓傳輸至一選取的字線以及未選取的字線。例如：在一讀取操作期間，列解碼器120可傳輸一讀取電壓至該選取的字線，並且傳輸一特定電壓用於開啟對應至該未選取字線的單元電晶體。而在其他範例中，在一程式編輯操作期間，列解碼器120可傳輸一程式編輯電壓至該選取的字線，並且傳輸一通過電壓至該未選取的字線。
    資料輸入/輸出電路130根據控制邏輯150的控制來操作。資料輸入/輸出電路130根據操作模式，設置來當成寫入驅動器或感應放大器來運作。例如：資料輸入/輸出電路130在程式編輯操作中，將藉由資料輸入/輸出緩衝電路140輸入的資料儲存至記憶體單元陣列110的記憶體單元。在其他範例中，資料輸入/輸出電路130在讀取操作中，藉由資料輸入/輸出緩衝電路140輸出從記憶體單元陣列110的記憶體單元讀取之資料。資料輸入/輸出電路130可包括耦合至個別位元線BL0至位元線BLn的複數個資料輸入/輸出電路。因此由個別資料輸入/輸出電路選取或控制位元線BL0至位元線BLn。另外，在該NAND快閃記憶體裝置的情況下，該資料輸入/輸出電路130可包括一頁緩衝器。
    控制邏輯150設置成控制半導體記憶體裝置100的整體操作，來回應外部裝置(例如記憶體控制器、記憶體介面或主機等等)所提供的控制信號CTRL。例如：控制邏輯150控制半導體記憶體裝置100的讀取、程式編輯(或寫入)以及抹除操作。針對這種操作，控制邏輯150可控制資料輸入/輸出電路130。
    根據本發明具體實施例的控制邏輯150包括一旗標資料儲存單元160以及一列位址儲存單元170。旗標資料儲存單元160設置成儲存從一旗標單元讀取的資料。例如：旗標資料儲存單元160可包括設置成儲存旗標資料的一暫存器。列位址儲存單元170設置成儲存一列位址，存取該位址來讀取旗標資料儲存單元160內儲存的旗標資料。例如：列位址儲存單元170可包括設置成儲存一列位址的一暫存器。
    根據本發明的具體實施例，半導體記憶體裝置100可在下一個讀取操作中，使用旗標資料儲存單元160內儲存的旗標資料。在此根據列位址儲存單元170內儲存的列位址，決定旗標資料儲存單元160內儲存的旗標資料是否用於下一個讀取操作。底下將參考附圖說明根據本發明具體實施例的讀取方法，其中先前讀取操作內讀取的旗標資料用於下一個讀取操作。
    第2圖為例示根據本發明具體實施例的半導體記憶體裝置記憶體區塊之電路圖。第3圖為例示根據本發明具體實施例的半導體記憶體單元之臨界電壓分布圖式。第1圖中半導體記憶體裝置100的記憶體單元陣列110可包括複數個記憶體區塊。記憶體單元陣列110的每一記憶體區塊都可用第2圖內所例示記憶體區塊相同之方式來設置。
    記憶體區塊111包括一主單元區MCA以及一旗標單元區FCA。該主單元區MCA是一區域，用於儲存半導體記憶體裝置之外提供的資料。雖然未例示，該主單元區MCA可包括一主要區以及一備用區。主要區為儲存半導體記憶體裝置之外所提供的使用者資料之區域。備用區為儲存與主要區內所儲存的使用者資料相關資訊，例如像是錯誤修正碼這類中介資料。
    該主單元區MCA包括例如耦合至複數個位元線BL0至位元線BLn的複數個單元串ST0至單元串STn。單元串ST0至單元串STn可具有相同的電路組態。為了方便說明，將採用一個單元串ST0當成代表範例。
    單元串ST0包括複數個記憶體單元MC0至記憶體單元MCm、汲極選擇電晶體DST和源極選擇電晶體SST，其耦合在一位元線BL0與一源極選擇線SSL之間。例如：單元串ST0包括耦合至一汲極選擇線DSL的一汲極選擇電晶體DST、分別耦合至複數個字線WL0至字線WLm的複數個記憶體單元MC0至記憶體單元MCm以及耦合至一源極選擇線SSL的一源極選擇電晶體SST。
    該旗標單元區FCA包括例如分別耦合至複數個旗標位元線BL0F至旗標位元線BLnF的複數個旗標單元串ST0F至旗標單元串STnF。旗標單元串ST0F至旗標單元串STnF可具有相同的電路組態。為了方便說明，將採用一個旗標單元串ST0F當成代表範例。
    旗標單元串ST0F包括複數個旗標單元FC0至旗標單元FCm、汲極選擇電晶體DSTF和源極選擇電晶體SSTF，其耦合在位元線BL0F與共用源極線CSL之間。例如：旗標單元串ST0F包括耦合至汲極選擇線DSL的一汲極選擇電晶體DSTF、耦合至個別字線WL0至字線WLm的複數個旗標單元FC0至旗標單元FCm以及耦合至源極選擇線SSL的一源極選擇電晶體SSTF。
    雖然並未例示，不過資料輸入/輸出電路130可包括耦合至主單元區MCA的個別位元線BL0至位元線BLn之資料輸入/輸出電路，以及耦合至旗標單元區FCA的個別旗標位元線BL0F至旗標位元線BLnF之複數個輸入/輸出電路。
    旗標單元區FCA的每一旗標單元都用來當成儲存元件，用來儲存對應主單元區MCA的任一記憶體單元是否已經過MSB程式編輯之資訊。因此，旗標單元區FCA為使用者無法存取的隱藏區，與用於儲存使用者資料的主單元區MCA不同。為了簡化說明，將採用主單元區MCA的一主單元群組CGm以及對應至此的一旗標單元群組FCGm為範例。
    主單元群組CGm的每一記憶體單元都可儲存複數個資料位元(例如兩個或更多的位元資料)。這種記憶體單元稱為一MLC。例如第3圖內所例示，MLC用這種方式程式編輯，如此具有對應至一抹除狀態E與複數個程式編輯狀態P0至程式編輯狀態P2其中之一的臨界電壓。
    主單元群組CGm的每一記憶體單元如第3圖內所示儲存兩位元資料時，則程式編輯一高位元(此後稱為MSB)以及一低位元(此後稱為LSB)。在程式編輯期間已經程式編輯該MSB時，則已程式編輯對應的旗標單元。例如：主單元群組CGm的任一記憶體單元為MSB程式編輯時，則已程式編輯對應旗標單元群組FCGm的所有旗標單元。例如在此旗標單元群組FCGm的每一旗標單元都儲存一位元資料。也就是旗標單元群組FCGm的每一旗標單元都根據SLC方法來程式編輯。
    根據旗標單元群組FCGm的旗標單元內儲存之資料，可決定對應主單元群組CGm的記憶體單元是否已經MSB程式編輯。因此，在一讀取操作期間，可根據旗標單元是否已經程式編輯，以改變一MSB讀取操作。例如：決定旗標單元群組FCGm的旗標單元已經程式編輯時，可正常執行用於主單元群組CGm的記憶體單元之MSB讀取操作。在其他範例中，決定旗標單元群組FCGm的旗標單元未程式編輯時，則無法執行用於主單元群組CGm的記憶體單元之MSB讀取操作。也就是，決定旗標單元群組FCGm的旗標單元未程式編輯時，則可省略主單元群組CGm的記憶體單元之MSB讀取操作。
    為了特定原因，可改變旗標單元群組FCGm的旗標單元內所儲存之資料。為此原因，可藉由一錯誤測試讀取旗標單元群組FCGm的旗標單元。針對這種錯誤測試，可使用一大多數測試。藉由大多數測試，可決定旗標單元群組FCGm的旗標單元內所儲存大多數資料為旗標單元內所儲存資料。讀取旗標單元區FCA內所包含所有旗標單元的資料時，大多數測試都適用。
    第4圖為例示套用至根據本發明具體實施例中多層記憶體裝置的一位址擾亂方法之圖式。隨著記憶體單元內所儲存資料位元的數量增加，用於存取其中儲存多位元(或多層)資料的記憶體裝置(此後稱為多層記憶體裝置)內記憶體單元之列位址數量增加。為了有效管理例如一列位址，位址擾亂方法可套用至多層記憶體裝置。
    例如：第4圖例示具有全位元線架構的雙位元MLC陣列及其位址擾亂方法。
    在全位元線架構中，於讀取/程式編輯操作期間，可同時選取記憶體區塊的所有位元線BL0、位元線BL1、...，並且耦合至位元線的記憶體單元可由共同耦合的字線同時讀取或程式編輯。這種記憶體單元的單元可稱為頁。
    請參閱第4圖，後續根據一字線擾亂具有全位元線架構的記憶體單元的之頁位址。例如：耦合至字線WL0的記憶體單元之LSB頁可擾亂為頁位址0，並且MSB頁可擾亂為頁位址1。更進一步，耦合至字線WL1的記憶體單元之LSB頁可擾亂為頁位址2，並且MSB頁可擾亂為頁位址3。更進一步，耦合至字線WL2的記憶體單元之LSB頁可擾亂為頁位址4，並且MSB頁可擾亂為頁位址5。耦合至後續字線的記憶體單元之LSB頁與MSB頁的頁位址可用這種方式擾亂。
    根據本發明的具體實施例，後續如第4圖內所例示擾亂記憶體單元的LSB頁位址與MSB頁位址時，在先前讀取操作期間讀取的旗標資料用於下一個讀取操作。也就是，後續已擾亂該記憶體單元的LSB頁位址與MSB頁位址時，則LSB頁讀取操作內讀取的旗標資料用於MSB頁的讀取操作。
    第5圖為例示套用至根據本發明具體實施例中多層記憶體裝置的另一位址擾亂方法之圖式。例如：第5圖例示具有一奇偶位元線架構的雙位元MLC陣列及其位址擾亂方法。
    在奇偶位元線架構內，位元線BL0、位元線BL1、...分成偶數位元線BL_e以及奇數位元線BL_o。耦合至偶數位元線的記憶體單元可由一共同耦合字線同時讀取或程式編輯。更進一步，耦合至奇數位元線的記憶體單元可由一共同耦合字線同時讀取或程式編輯。這種記憶體單元的單位(unit)可稱為頁。在首先程式編輯耦合至奇數位元線的記憶體單元時，則接著程式編輯耦合至偶數位元線的記憶體單元。
    請參閱第5圖，後續根據一字線與一位元線(也就是偶數位元線與奇數位元線)，擾亂具有奇偶位元線架構的記憶體單元之頁位址。例如：耦合至偶數位元線BL0_e、偶數位元線BL1_e、...以及字線WL0的記憶體單元之LSB頁可擾亂為頁位址0，並且MSB頁可擾亂為頁位址1。更進一步，耦合至奇數位元線BL0_o、奇數位元線BL1_o、...以及字線WL0的記憶體單元之LSB頁可擾亂為頁位址2，並且MSB頁可擾亂為頁位址3。更進一步，耦合至偶數位元線BL0_e、偶數位元線BL1_e、...以及字線WL1的記憶體單元之LSB頁可擾亂為頁位址4，並且MSB頁可擾亂為頁位址5。更進一步，耦合至奇數位元線BL0_o、奇數位元線BL1_o、...以及字線WL1的記憶體單元之LSB頁可擾亂為頁位址6，並且MSB頁可擾亂為頁位址7。耦合至後續字線的記憶體單元之LSB頁與MSB頁的頁位址可用這種方式擾亂。
    根據本發明的具體實施例，後續如第5圖內所例示擾亂記憶體單元的LSB頁位址與MSB頁位址時，在先前讀取操作期間讀取的旗標資料用於下一個讀取操作。也就是，後續已擾亂記憶體單元的LSB頁位址與MSB頁位址時，則LSB頁讀取操作內讀取的旗標資料可用於MSB頁的讀取操作。
    第6圖為顯示根據本發明具體實施例的半導體記憶體裝置之讀取操作流程圖。根據本發明具體實施例的半導體記憶體裝置之讀取操作，可根據儲存與讀取旗標資料的方法來分成第一情況與第二情況。此後請參閱第1圖至第6圖，詳細說明根據本發明具體實施例的半導體記憶體裝置之讀取操作。
    首先，下面將說明第一情況下的讀取操作。
    在步驟S110上，要求記憶體單元的LSB頁之讀取操作時，則讀取檢查記憶體單元的MSB資料是否已經程式編輯的旗標資料。因為LSB頁的讀取操作可根據該MSB資料是否已經程式編輯而改變，則從一旗標單元讀取旗標資料。藉由資料輸入/輸出電路130讀取旗標資料。
    在步驟S120上，讀取旗標資料儲存在資料輸入/輸出電路130的資料鎖內。讀取旗標資料仍保留在資料輸入/輸出電路130內，直到要求後續MSB頁的讀取操作。更進一步，讀取旗標資料提供給控制邏輯150，如此用於LSB頁的讀取操作。
    在步驟S130上，根據讀取旗標資料讀取LSB頁的資料。LSB資料可透過已知的讀取操作來讀取，例如多層記憶體裝置的LSB頁讀取操作。因此，將省略其詳細說明。
    在步驟S140上，要求用於一讀取操作的LSB頁之列位址儲存在列位址儲存單元170內。也就是，要求用於讀取操作的LSB頁位址儲存在列位址儲存單元170內。
    在步驟S150上，決定先前讀取操作期間所讀取旗標資料是否用於下一個讀取操作。也就是，在LSB頁的讀取操作之後成功要求用於讀取操作的一MSB頁位址是否等於步驟S150上所決定，將已儲存LSB頁位址加一所獲得之位址。在此，被儲存的LSB頁位址為步驟S130上儲存在列位址儲存單元170內的位址。
    要求用於一讀取操作的MSB頁位址等於將被儲存的LSB頁位址加一所獲得之位址時，被儲存之旗標資料可用於MSB頁的讀取操作。換言之，已經執行相同記憶體單元的LSB頁與MSB頁之後續讀取操作時，則用於讀取LSB頁的旗標資料用於MSB頁的讀取操作。因此，程序將前往步驟S160。
    另一方面，要求用於一讀取操作的MSB頁位址與將被儲存的LSB頁位址加一所獲得之位址不同時，被儲存之旗標資料並不用於MSB頁的讀取操作。換言之，相同記憶體單元的LSB頁與MSB頁之後續讀取操作未執行時，用於讀取LSB頁的旗標資料並不用於MSB頁的讀取操作。因此，程序將前往步驟S170。
    在步驟S160上，已經執行後續讀取操作時，則根據被儲存之旗標資料讀取MSB頁的資料。儲存在資料輸入/輸出電路130內用於讀取一旗標單元的旗標資料可提供給控制邏輯150，如此用於該MSB頁的讀取操作。更進一步，被提供的旗標資料用於MSB頁的讀取操作。根據本發明的具體實施例，因為在LSB頁讀取操作期間讀取的旗標資料用於MSB頁讀取操作，所以可省略MSB頁讀取操作的一旗標資料讀取操作。因此，可有效率地執行半導體記憶體裝置100的讀取操作。
    在步驟S170上，尚未執行後續讀取操作時，則透過MSB頁的一般讀取操作讀出MSB資料。也就是，已經讀出檢查對應記憶體單元的MSB資料是否已經程式編輯的旗標資料，並且根據讀取的旗標資料讀取MSB資料。
    第二情況下的讀取操作與第一情況下的讀取操作具有不同的旗標資料儲存步驟。下面將說明第二情況下的讀取操作。
    在步驟S110上，要求記憶體單元的LSB頁之讀取操作時，則讀取檢查對應記憶體單元的MSB資料是否已經程式編輯的旗標資料。因為LSB頁的讀取操作可根據MSB資料是否已經程式編輯而改變，則從一旗標單元讀取旗標資料。藉由資料輸入/輸出電路130讀出旗標資料。
    在步驟S120上，讀取的旗標資料儲存在旗標資料儲存單元160內。儲存在旗標資料儲存單元160內的旗標資料可維持其值，直到要求MSB頁的後續讀取操作。
    在步驟S130上，根據讀取旗標資料讀取LSB頁的資料。LSB資料可藉由已知的讀取操作來讀取，例如多層記憶體裝置的LSB頁讀取操作。因此，將省略其詳細說明。
    在步驟S140上，要求用於一讀取操作的LSB頁之列位址儲存在列位址儲存單元170內。也就是，要求用於一讀取操作的LSB頁位址儲存在列位址儲存單元170內。
    在步驟S150上，決定先前讀取操作期間所讀取旗標資料是否用於下一個讀取操作。也就是，在LSB頁的讀取操作之後成功要求用於讀取操作的MSB頁位址是否等於步驟S150上所決定，將已儲存LSB頁位址加一所獲得之位址。在此，被儲存的LSB頁位址為步驟S130上儲存在列位址儲存單元170內的位址。
    要求用於一讀取操作的MSB頁位址等於將被儲存的LSB頁位址加一所獲得之位址時，被儲存之旗標資料可用於MSB頁的讀取操作。換言之，已經執行相同記憶體單元的LSB頁與MSB頁之後續讀取操作時，則用於讀取LSB頁的旗標資料用於MSB頁的讀取操作。因此，程序將前往步驟S160。
    另一方面，要求用於一讀取操作的MSB頁位址與將被儲存的LSB頁位址加一所獲得之位址不同時，被儲存之旗標資料並不用於MSB頁的讀取操作。換言之，相同記憶體單元的LSB頁與MSB頁之後續讀取操作未執行時，用於讀取該LSB頁的旗標資料並不用於MSB頁的讀取操作。因此，程序將前往步驟S170。
    在步驟S160上，已經執行後續讀取操作時，則根據儲存在旗標資料儲存單元160內的旗標資料來讀取MSB頁的資料。根據本發明的具體實施例，因為在LSB頁讀取操作期間讀取的旗標資料用於MSB頁讀取操作，所以可省略MSB頁讀取操作的一旗標資料讀取操作。因此，可有效率地執行半導體記憶體裝置100的讀取操作。
    在步驟S170上，尚未執行後續讀取操作時，則透過MSB頁的一般讀取操作讀出MSB資料。也就是，已經讀出檢查對應記憶體單元的MSB資料是否已經程式編輯的旗標資料，並且根據讀取的旗標資料讀取MSB資料。
    第7圖為例示包括根據本發明具體實施例中半導體記憶體裝置的資料處理系統之方塊圖。請參閱第7圖，資料處理系統1000包括一主機1100以及一資料儲存裝置1200。資料儲存裝置1200包括一控制器1210和一資料儲存媒體1220。資料儲存裝置1200可耦合至主機1100，例如桌上型電腦、筆記型電腦、數位攝影機、行動電話、MP3播放機、遊戲機等等。資料儲存裝置1200也稱為記憶體系統。
    控制器1210耦合至主機1100以及資料儲存媒體1220。控制器1210設置成存取資料儲存媒體1220，以回應來自主機1100的存取要求。例如：控制器1210設置成控制資料儲存媒體1220的讀取、程式編輯或抹除操作。控制器1210設置成驅動一韌體，用於控制資料儲存媒體1220。
    控制器1210可包括業界內熟知的組件，例如一主機介面1211、一中央處理單元(CPU)1212、一記憶體介面1213、一隨機存取記憶體(RAM)1214以及一錯誤修正碼單元(ECC)1215。
    中央處理單元1212設置成控制控制器1220的整個操作，以回應來自主機的要求。隨機存取記憶體1214可用來當成中央處理單元1212的工作記憶體。隨機存取記憶體1214可暫時儲存讀自於資料儲存媒體1220的資料或主機1100提供的資料。
    主機介面1211設置成將主機1100與控制器1210接合。例如：主機介面1211可設置成透過許多介面通訊協定之一者與主機1100通訊，例如萬用序列匯流排(Universal Serial Bus，USB)通訊協定、多媒體卡(Multimedia Card，MMC)通訊協定、週邊組件互連(Peripheral Component Interconnection，PCI)通訊協定、PCI-E(PCI-express)通訊協定、平行進階技術附件(Parallel Advanced Technology Attachment，PATA)通訊協定、序列ATA(Serial ATA，SATA)通訊協定、小型電腦小型介面(Small Computer System Interface，SCSI)通訊協定以及整合式磁碟電子(Integrated DriveElectronics，IDE)通訊協定。
    記憶體介面1213設置成將控制器1210與資料儲存媒體1220接合。記憶體介面1213設置成提供一指令與一位址給資料儲存媒體1220。更進一步，記憶體介面1213設置成與資料儲存媒體1220交換資料。
    資料儲存媒體1220可包括第1圖中根據本發明具體實施例的半導體記憶體裝置100。資料儲存媒體1220可包括複數個半導體記憶體裝置NVM0至半導體記憶體裝置NVMk。當資料儲存媒體1220設置搭配根據本發明具體實施例的半導體記憶體裝置100時，則可提高資料儲存裝置1200的操作速度。
    錯誤修正碼單元1215設置成偵測從資料儲存媒體1220所讀取資料的錯誤。更進一步，偵測到的錯誤落在一修正範圍內，則錯誤修正碼單元1215設置成修正偵測到的錯誤。錯誤修正碼單元1215可根據資料處理系統1000，提供於控制器1210之內或之外。
    控制器1210以及資料儲存媒體1220可包含一固態硬碟(solid state drive，SSD)。
    針對其他範例，控制器1210和資料儲存媒體1220可整合成一個半導體裝置，以形成一記憶卡。例如：控制器1210和資料儲存媒體1220可整合成一個半導體裝置，以形成個人電腦儲存卡國際聯盟(personal computer memory card international association，PCMCIA)卡、小型快閃(compact flash，CF)卡、智慧媒體卡、記憶條(memory stick)、多媒體卡(MMC、RS-MMC、MMC-micro)、安全數位(secure digital，SD)卡(SD、Mini-SD或Micro-SD)或萬用快閃儲存(universal flash storage，UFS)卡。
    針對其他範例，控制器1210或資料儲存媒體1220可附加至許多種封裝類型。例如：控制器1210或資料儲存媒體1220可根據許多方法封裝與附加，例如封裝疊加(package-on-package，POP)、球閘陣列(ball grid arrays，BGAs)、晶片比例封裝(chip scale package，CSP)、塑膠晶粒承載(plastic leaded chip carrier，PLCC)、塑膠雙列直插式封裝(plastic dual in-line package，PDIP)、華夫板晶粒、晶圓形式晶粒、板上晶片(chip on board，COB)、陶瓷雙列直插式封裝(ceramic dual in-line package，CERDIP)、塑膠公制四方扁平封裝(plastic metric quad flat package，MQFP)、薄四方扁平封裝(thin quad flat package，TQFP)、小型IC(SOIC)、緊縮小型封裝(shrink small outline package，SSOP)、薄小型封裝(thin small outline package，TSOP)、薄四方扁平封裝(thin quad flat package，TQFP)、系統封裝(system in package，SIP)、多晶片封裝(multi-chip package，MCP)、晶圓級製程封裝(wafer-level fabricated package，WFP)以及晶圓級處理堆疊封裝(wafer-level processed stack package，WSP)。
    第8圖例示包括根據本發明具體實施例中非揮發性記憶體裝置的記憶卡。第8圖例示多種記憶卡當中之SD記憶卡的外觀。
    請參閱第8圖，SD記憶卡包括一指令接腳(例如第二接腳)、一時脈接腳(例如第五接腳)、四資料接腳(例如第一、第七、第八以及第九接腳)以及三電源供應接腳(例如第三、第四以及第六接腳)。
    一指令與一回應信號藉由指令接腳(第二接腳)來傳輸。一般而言，指令從主機傳輸至SD卡，並且回應信號從SD卡傳輸至主機。
    資料接腳(第一、第七、第八以及第九接腳)分成接收(Rx)接腳，用於接收從主機傳送過來的資料，以及傳送(Tx)接腳，用於傳送資料給主機。Rx接腳與Tx接腳可分別形成配對，以傳輸不同信號。
    SD卡包括第1圖中根據本發明具體實施例的半導體記憶體裝置100，以及用於控制半導體記憶體裝置的一控制器。SD卡內包含的控制器可具有參考第7圖所說明的控制器1210相同之設置與功能。
    第9圖為例示第8圖內所例示之記憶卡內部組態以及記憶體與一主機之間連接的方塊圖。請參閱第9圖，資料處理系統2000包括一主機2100以及一記憶卡2200。主機2100包括一主機控制器2110以及一主機連接單元2120。記憶卡2200包括一卡連接單元2210、一卡控制器2220以及一記憶體裝置2230。
    主機連接單元2120與卡連接單元2210都包括複數個接腳。接腳可包括一指令接腳、一時脈接腳、一資料接腳以及一電源供應接腳。接腳數量完全取決於記憶卡2200的類型。
    主機2100將資料儲存在記憶卡2200內，或讀取記憶卡2200內儲存的資料。
    主機控制器2110藉由主機連接單元2120，傳輸一寫入指令CMD、產自於主機2100之內一時脈產生器(未例示)的一時脈信號CLK以及透過主機連接單元2120送至記憶卡2200的資料DATA。卡控制器2220操作以回應透過卡連接單元2210接收的寫入指令。卡控制器2220儲存記憶體裝置2230內接收的資料DATA，根據所接收的時脈信號CLK，使用產自於卡控制器2220之內一時脈產生器(未例示)的一時脈信號。
    主機控制器2110藉由主機連接單元2120，傳輸一讀取指令CMD以及產自於主機2100之內該時脈產生器的時脈信號CLK至記憶卡2200。卡控制器2220操作以回應透過卡連接單元2210接收的讀取指令。卡控制器2220使用產自於卡控制器2220之內該時脈產生器的時脈信號，根據所接收的時脈信號CLK讀取來自記憶體裝置2230的資料，並且傳送該讀取資料至主機控制器2110。
    第10圖為例示包括根據本發明具體實施例中非揮發性記憶體裝置的固態硬碟之方塊圖。請參閱第10圖，資料處理系統3000包括一主機裝置3100以及一固態硬碟3200。
    固態硬碟3200包括一固態硬碟控制器3210、一緩衝記憶體裝置3220、複數個非揮發性記憶體裝置3231至非揮發性記憶體裝置323n、一電源供應器3240、一信號連接器3250以及一電源連接器3260。
    固態硬碟3200操作以回應主機裝置3100的要求，也就是固態硬碟控制器3210設置成存取非揮發性記憶體裝置3231至非揮發性記憶體裝置323n，以回應來自主機裝置3100的要求。例如：固態硬碟控制器3210設置成控制非揮發性記憶體裝置3231至非揮發性記憶體裝置323n的讀取、程式編輯以及抹除操作。
    緩衝記憶體裝置3220設置成暫時儲存要儲存在非揮發性記憶體裝置3231至非揮發性記憶體裝置323n內的資料。更進一步，緩衝記憶體裝置3220設置成暫時儲存從非揮發性記憶體裝置3231至非揮發性記憶體裝置323n讀取的資料。暫時儲存在緩衝記憶體裝置3220內的資料會根據固態硬碟控制器3210的控制，傳輸至主機裝置3100或非揮發性記憶體裝置3231至非揮發性記憶體裝置323n。
    非揮發性記憶體裝置3231至非揮發性記憶體裝置323n用來當成固態硬碟3200的儲存媒體。每一非揮發性記憶體裝置3231至非揮發性記憶體裝置323n都可具有與第1圖中根據本發明具體實施例的半導體記憶體裝置100相同之設置。每一非揮發性記憶體裝置3231至非揮發性記憶體裝置323n都可用任一非揮發性記憶體裝置來設置，例如PRAM、MRAM、ReRAM以及FRAM。
    個別非揮發性記憶體裝置3231至非揮發性記憶體裝置323n都藉由複數個通道CH1至通道CHn，耦合至固態硬碟控制器3210。一通道可耦合至一或多個非揮發性記憶體裝置。耦合至一通道的非揮發性記憶體裝置可耦合至相同的信號匯流排以及資料匯流排。
    電源供應器3240設置成透過電源連接器3260，將電源PWR提供給固態硬碟3200。電源供應器3240包括一輔助電源供應器3241。輔助電源供應器3241設置成突然斷電時，供應電源來正常停止固態硬碟3200。輔助電源供應器3241可包括能夠儲存電源PWR的超級電容器。
    固態硬碟控制器3210設置成藉由信號連接器3250，與主機裝置3100交換信號SGL。此處，信號SGL可包括指令、位址、資料等等。信號連接器3250可設置成根據主機裝置3100與固態硬碟3200之間的介面方法，具有例如PATA(平行進階技術附件)、SATA(序列進階技術附件)、SCSI(小型電腦系統介面)或SAS(序列SCSI)的連接器。
    第11圖為例示第10圖內所示固態硬碟控制器的方塊圖。請參閱第11圖，固態硬碟控制器3210包含一記憶體介面3211、一主機介面3212、一錯誤修正碼單元3213、一中央處理單元3214以及一隨機存取記憶體3215。
    記憶體介面3211設置成提供一指令與一位址給非揮發性記憶體裝置3231至非揮發性記憶體裝置323n。更進一步，記憶體介面3211設置成與非揮發性記憶體裝置3231至非揮發性記憶體裝置323n交換資料。記憶體介面3211可根據中央處理單元3214的控制，在個別通道CH1至通道CHn之上散播來自緩衝記憶體裝置3220的資料。更進一步，記憶體介面3211根據中央處理單元3214的控制，將從非揮發性記憶體裝置3231至非揮發性記憶體裝置323n讀取的資料傳輸至緩衝記憶體裝置3220。
    主機介面3212設置成提供與固態硬碟3200的介面，以回應主機裝置3100的通訊協定。例如：主機介面3212可設置成透過平行進階技術附件(Parallel Advanced Technology Attachment，PATA)、序列進階技術附件(Serial Advanced Technology Attachment，SATA)、小型電腦系統介面(Small Computer System Interface，SCSI)、序列SCSI(Serial SCSI，SAS)之一者與主機裝置3100通訊。更進一步，主機介面3212可執行磁碟模擬功能，支援主機裝置3100將固態硬碟3200辨識為硬碟機(hard disk drive，HDD)。
    錯誤修正碼單元3213設置成根據傳輸至非揮發性記憶體裝置3231至非揮發性記憶體裝置323n的資料，產生同位位元。所產生的同位位元可儲存在非揮發性記憶體裝置3231至非揮發性記憶體裝置323n的空閒區域內。錯誤修正碼單元3213設置成偵測從非揮發性記憶體裝置3231至非揮發性記憶體裝置323n讀取資料的錯誤。所偵測到的錯誤落在一修正範圍內時，錯誤修正碼單元3213可修正偵測到的錯誤。
    中央處理單元3214設置成分析並處理從主機裝置3100輸入的信號SGL。中央處理單元3214控制固態硬碟控制器3210的整個操作，以回應來自主機裝置3100的要求。中央處理單元3214根據驅動固態硬碟3200的韌體，控制緩衝記憶體裝置3220與非揮發性記憶體3231至非揮發性記憶體裝置323n的操作。隨機存取記憶體3215用來當成驅動韌體的工作記憶體裝置。
    第12圖為例示一電腦系統的方塊圖，其中一資料儲存裝置具有根據本發明具體實施例的非揮發性記憶體裝置。請參閱第12圖，電腦系統4000包括一網路配接器4100、一中央處理單元4200、一資料儲存裝置4300、一隨機存取記憶體4400、一唯讀記憶體4500以及一使用者介面4600，這些都電耦合至系統匯流排4700。在此，資料儲存裝置4300可設置成搭配第7圖內例示的資料儲存裝置1200或第10圖內例示的固態硬碟3200。
    網路配接器4100設置成提供電腦系統400與外部網路之間的一介面。中央處理單元4200設置成執行整體演算法運算，來驅動位於隨機存取記憶體4400內的作業系統或應用程式。
    資料儲存裝置4300設置成儲存電腦系統4000需要的所有資料，例如：驅動電腦系統4000、應用程式、許多程式模組、程式資料以及使用者資料的作業系統可儲存在資料儲存裝置4300內。
    隨機存取記憶體4400可用來當成電腦系統4000的工作記憶體裝置。開機時，作業系統、應用程式、許多程式模組(從資料儲存裝置4300讀取)以及驅動程式所需的程式資料都載入隨機存取記憶體4400。唯讀記憶體4500儲存一基本輸入/輸出系統(basic input/output system，BIOS)，其在驅動作業系統之前啟用。電腦系統4000與使用者之間透過使用者介面4600執行資訊交換。
    雖然圖式內未例示，不過電腦系統4000可進一步包括一電池、應用程式晶片組、攝影機影像處理器(camera image processor，CIP)等等。
    雖然上面已經說明特定具體實施例，不過精通此技術的人士瞭解所說明的具體實施例僅為範例。因此，此處說明的裝置與方法不應受限於所說明的具體實施例。而是，當與上述說明與附圖結合時，此處說明的裝置與方法應該只受限於底下的申請專利範圍。
    0-7‧‧‧頁位址
    100‧‧‧半導體記憶體裝置
    110‧‧‧記憶體單元陣列
    111‧‧‧記憶體區塊
    120‧‧‧列解碼器
    130‧‧‧資料輸入/輸出電路
    140‧‧‧輸入/輸出緩衝電路
    150‧‧‧控制邏輯
    160‧‧‧旗標資料儲存單元
    170‧‧‧列位址儲存單元
    1000‧‧‧資料處理系統
    1100‧‧‧主機
    1200‧‧‧資料儲存裝置
    1210‧‧‧控制器
    1220‧‧‧資料儲存媒體
    1211‧‧‧主機介面
    1212‧‧‧中央處理單元
    1213‧‧‧記憶體介面
    1214‧‧‧隨機存取記憶體
    1215‧‧‧錯誤修正碼單元
    2000‧‧‧資料處理系統
    2100‧‧‧主機
    2200‧‧‧記憶卡
    2110‧‧‧主機控制器
    2120‧‧‧主機連接單元
    2210‧‧‧卡連接單元
    2220‧‧‧卡控制器
    2230‧‧‧記憶體裝置
    3000‧‧‧資料處理系統
    3100‧‧‧主機裝置
    3200‧‧‧固態硬碟
    3210‧‧‧固態硬碟控制器
    3220‧‧‧緩衝記憶體裝置
    3231-323n‧‧‧非揮發性記憶體裝置
    3240‧‧‧電源供應器
    3250‧‧‧信號連接器
    3260‧‧‧電源連接器
    3241‧‧‧輔助電源供應器
    3211‧‧‧記憶體介面
    3212‧‧‧主機介面
    3213‧‧‧錯誤修正碼單元
    3214‧‧‧中央處理單元
    3215‧‧‧隨機存取記憶體
    4000‧‧‧電腦系統
    4100‧‧‧網路配接器
    4200‧‧‧中央處理單元
    4300‧‧‧資料儲存裝置
    4400‧‧‧隨機存取記憶體
    4500‧‧‧唯讀記憶體
    4600‧‧‧使用者介面
    4700‧‧‧系統匯流排
    BL_e‧‧‧偶數位元線
    BL_o‧‧‧奇數位元線
    BL0-BLn‧‧‧位元線
    BL0F-BLnF‧‧‧旗標位元線
    CG0-CGm‧‧‧主單元群組
    CH1-CHn‧‧‧通道
    CLK‧‧‧時脈信號
    CMD‧‧‧寫入指令
    CTRL‧‧‧控制信號
    CSL‧‧‧共用源極線
    DATA‧‧‧資料
    DSL‧‧‧汲極選擇線
    DST‧‧‧汲極選擇電晶體
    DSTF‧‧‧汲極選擇電晶體
    E‧‧‧抹除狀態
    FCA‧‧‧旗標單元區
    FCG0-FCGm‧‧‧旗標單元群組
    FC0-FCm‧‧‧旗標單元
    LSB‧‧‧低位元
    MCA‧‧‧主單元區
    MC0-MCm‧‧‧記憶體單元
    MSB‧‧‧高位元
    NVM0-NVMk‧‧‧半導體記憶體裝置
    NVM_1-NVM_n‧‧‧半導體記憶體裝置
    P0-P2‧‧‧程式編輯狀態
    PWR‧‧‧電源
    RADD‧‧‧列位址
    S110-S170‧‧‧步驟
    SGL‧‧‧交換信號
    SSL‧‧‧源極選擇線
    SST‧‧‧源極選擇電晶體
    SSTF‧‧‧源極選擇電晶體
    ST0-STn‧‧‧單元串
    ST0F-STnF‧‧‧旗標單元串
    WL0-WLm‧‧‧字線
    底下將參閱附圖說明特色、領域與具體實施例，其中：第1圖為例示根據本發明具體實施例的一半導體記憶體裝置之方塊圖。
    第2圖為例示根據本發明具體實施例的半導體記憶體裝置記憶體區塊之電路圖。
    第3圖為例示根據本發明具體實施例的半導體記憶體單元臨界電壓分布之圖式。
    第4圖為例示套用至根據本發明具體實施例中該多層記憶體裝置的一位址擾亂方法之圖式。
    第5圖為例示套用至根據本發明具體實施例中該多層記憶體裝置的另一位址擾亂方法之圖式。
    第6圖為顯示根據本發明具體實施例的半導體記憶體裝置之讀取操作的流程圖。
    第7圖為例示包括根據本發明具體實施例中該半導體記憶體裝置的資料處理系統之方塊圖。
    第8圖例示包括根據本發明具體實施例中一半導體記憶體裝置的記憶卡。
    第9圖為例示第8圖內所例示該記憶卡內部組態以及該記憶卡與一主機之間該連接的方塊圖。
    第10圖為例示包括根據本發明具體實施例中該半導體記憶體裝置的固態硬碟之方塊圖。
    第11圖為例示第10圖內所示該固態硬碟控制器的方塊圖。
    第12圖為例示一電腦系統的方塊圖，其中一資料儲存裝置具有根據本發明具體實施例的半導體記憶體裝置。
    100‧‧‧半導體記憶體裝置
    110‧‧‧記憶體單元陣列
    120‧‧‧列解碼器
    130‧‧‧資料輸入/輸出電路
    140‧‧‧輸入/輸出緩衝電路
    150‧‧‧控制邏輯
    160‧‧‧旗標資料儲存單元
    170‧‧‧列位址儲存單元
    BL0-BLn‧‧‧位元線
    CSL‧‧‧共用源極線
    CTRL‧‧‧控制信號
    DSL‧‧‧汲極選擇線
    RADD‧‧‧列位址
    SSL‧‧‧源極選擇線
    WL0-WLm‧‧‧字線
    权利要求:
    Claims (20)
    [1] 一種讀取方法，係用於具有一多層記憶體單元的一半導體記憶體裝置之，包括步驟：讀取指出在該多層記憶體單元內程式編輯的資料之最高有效位元(MSB)是否已經被程式編輯之旗標資料；儲存該讀取旗標資料；根據該讀取旗標資料，讀取在該多層記憶體單元內程式編輯的資料之最低有效位元(LSB)；以及根據被儲存的旗標資料，讀取在該多層記憶體單元內程式編輯的資料之MSB。
    [2] 如申請專利範圍第1項所述之讀取方法，其中在讀取該LSB的步驟之後立刻要求讀取該MSB的一讀取操作時，則根據被儲存的旗標資料執行讀取該MSB的步驟。
    [3] 如申請專利範圍第1項所述之讀取方法，另包括下列步驟：儲存用於讀取該LSB的一列位址；以及比較用於讀取該MSB的一列位址與將被儲存的列位址加一所獲得之一位址。
    [4] 如申請專利範圍第3項所述之讀取方法，其中用於讀取該MSB的列位址等於被增加的位址時，則根據被儲存的旗標資料來執行讀取該MSB的步驟。
    [5] 如申請專利範圍第3項所述之讀取方法，其中用於讀取該MSB的列位址與被增加的位址不同時，則再次讀取該旗標資料，並且根據被讀取的旗標資料讀取在該多層記憶體單元內程式編輯的資料之MSB。
    [6] 如申請專利範圍第1項所述之讀取方法，其中被儲存的旗標資料維持一值，直到完成讀取該MSB的讀取操作。
    [7] 一種半導體記憶體裝置，其包括：一記憶體單元陣列，其包含一多層記憶體單元以及一旗標記憶體單元，其設置成儲存該多層記憶體單元內程式編輯的資料之MSB是否已經程式編輯之資訊；一資料輸入/輸出電路，其設置成讀取在該多層記憶體單元與該旗標記憶體單元內程式編輯的資料，並且暫時儲存該讀取資料；以及一控制邏輯，其設置成藉由該資料輸入/輸出電路來控制用於該多層記憶體單元之讀取操作以及該旗標記憶體單元之讀取操作，其中該控制邏輯根據當讀取在該多層記憶體單元內程式編輯的資料之LSB時讀取並儲存的旗標資料，讀取在該多層記憶體單元內程式編輯的資料之MSB。
    [8] 如申請專利範圍第7項所述之半導體記憶體裝置，其中該控制邏輯根據一外部裝置的要求，接續地執行讀取該LSB的操作以及讀取該MSB的操作。
    [9] 如申請專利範圍第7項所述之半導體記憶體裝置，其中該控制邏輯包含一列位址儲存單元，其設置成儲存用於讀取該LSB的一列位址。
    [10] 如申請專利範圍第9項所述之半導體記憶體裝置，其中該控制邏輯將該列位址儲存單元內儲存的列位址加一，並且在該MSB讀取操作期間，比較被增加的列位址與用於讀取該MSB的一列位址。
    [11] 如申請專利範圍第10項所述之半導體記憶體裝置，其中被增加的列位址等於用來讀取該MSB的列位址時，該控制邏輯根據被儲存的旗標資料執行該MSB讀取操作。
    [12] 如申請專利範圍第10項所述之半導體記憶體裝置，其中被增加的列位址與用來讀取該MSB的列位址不同時，該控制邏輯藉由該資料輸入/輸出電路來讀取該旗標記憶體單元之資料，並且根據被讀取的旗標資料執行該MSB讀取操作。
    [13] 如申請專利範圍第7項所述之半導體記憶體裝置，其中該控制邏輯包含一旗標資料儲存單元，其設置成讀取該LSB時儲存該旗標資料讀取，並且根據該旗標資料儲存單元內儲存的旗標資料，執行該MSB讀取操作。
    [14] 一種資料儲存裝置，包括：一半導體記憶體裝置；以及一控制器，其設置成控制該半導體記憶體裝置，其中該半導體記憶體裝置包括：一記憶體單元陣列，其包含一多層記憶體單元以及一旗標記憶體單元，其設置成儲存該多層記憶體單元內程式編輯的資料之MSB是否已經程式編輯之資訊；一資料輸入/輸出電路，其設置成讀取在該多層記憶體單元與該旗標記憶體單元內程式編輯的資料，並且暫時儲存該讀取資料；以及一控制邏輯，其設置成藉由該資料輸入/輸出電路來控制用於該多層記憶體單元之讀取操作以及該旗標記憶體單元之讀取操作，以及該控制邏輯根據讀取在該多層記憶體單元內程式編輯的資料之LSB時讀取並儲存的旗標資料，讀取在該多層記憶體單元內程式編輯的資料之MSB。
    [15] 如申請專利範圍第14項所述之資料儲存裝置，其中該半導體記憶體裝置與該控制器設置成一固態硬碟(SSD)。
    [16] 如申請專利範圍第14項所述之資料儲存裝置，其中該控制邏輯根據一外部裝置的要求，接續地執行讀取該LSB的操作以及讀取該MSB的操作。
    [17] 如申請專利範圍第14項所述之資料儲存裝置，其中該控制邏輯包含一列位址儲存單元，其設置成儲存用於讀取該LSB的一列位址。
    [18] 如申請專利範圍第17項所述之資料儲存裝置，其中該控制邏輯將該列位址儲存單元內儲存的列位址加一，並且在該MSB讀取操作期間，比較被增加的列位址與用於讀取該MSB的一列位址。
    [19] 如申請專利範圍第18項所述之資料儲存裝置，其中被增加的列位址等於用來讀取該MSB的列位址時，該控制邏輯根據被儲存的旗標資料執行該MSB讀取操作。
    [20] 如申請專利範圍第18項所述之資料儲存裝置，其中被增加的列位址與用來讀取該MSB的列位址不同時，該控制邏輯藉由該資料輸入/輸出電路來讀取該旗標記憶體單元之資料，並且根據被讀取的旗標資料執行該MSB讀取操作。
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